Arquitetura de Computadores · Avançado
Hazard de dados no pipeline: stall vs forwarding
Enunciado
No pipeline de 5 estágios (IF, ID, EX, MEM, WB), considere:
````
add t1, $t2
sub t0, $t4
a) Por que há hazard de dados entre as instruções?
b) Sem forwarding, quantos stalls tipicamente são necessários?
c) Como o forwarding (adiantamento) reduz ou elimina o stall neste caso?
Solução detalhada
(a) sub lê $t0 cujo valor só fica pronto no final de EX/WB de add.
(b) Sem adiantamento, o pipeline costuma inserir stalls até o WB…
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